Artikel-ID: 000076629 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.07.2017

Warum wird die IRQ_HPD des DisplayPort IP-Cores vor dem Link-Training bestätigt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • DisplayPort* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der DisplayPort IP Core Sink kann CR_Lock vor dem Link-Training behaupten, und der CR_Lock generiert IRQ_HPD vor dem Link-Training. Da CR_Lock und IRQ_HPD nur während und nach dem Link-Training gültig sind, sollte die DisplayPort-Quelle die IRQ_HPD ignorieren.

     

    Lösung

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® Prime Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Cyclone® V FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs
    Stratix® V FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs

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