Wenn Sie eine Intel® Arria® 10 External Memory Interfaces IP und eine Intel Arria 10 PHYLite IP implementieren, die den PLL-Referenz-Takt teilen und in der gleichen I/O-Spalte zurücksetzen, kann dieser Fehler angezeigt werden.
Um dieses Problem zu umgehen, binden Sie den Intel® Arria® 10 PHYLite IP-Reset-Port mit "1".
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