Artikel-ID: 000076613 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.02.2019

Warum meldet das EMIF Debug Toolkit, dass die Intel® Stratix® 10 DDR4 CKE*-, ODT*- und RESET-Signale nicht kalibriert werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das EMIF Debug Toolkit erstellt die Intel® Stratix® 10 DDR4 CKE*- und ODT*-Signale nicht direkt, da sie von der DDR4-Spezifikation nicht in die Adress-/Befehlsparitätsberechnung einbezogen werden.

    Im Abschnitt Address/Command Margins meldet das EMIF Debug Toolkit alle Signale, die möglicherweise eine Verzögerung haben könnten, aber die Spannen werden nur auf Signale gemeldet, die explizit kalibriert wurden.
    Die CKE*-, ODT*- und RESET-Signale werden jedoch basierend auf dem CS*-Level/Deskew kalibriert, wodurch die Spannen für diese Signale nicht gemeldet werden.
    Die CKE*-, ODT*- und RESET-Signale werden mit dem gleichen Verzögerungseinstellungswert wie die CS*-Signale programmiert.

    Beachten Sie, dass sich das Zeichen* auf die Speicherrangnummer bezieht.

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    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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