Artikel-ID: 000076613 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.02.2019

Warum meldet das EMIF Debug Toolkit, dass die Signale Stratix® 10 DDR4 CKE*, ODT* und RESET nicht kalibriert sind?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Das EMIF Debug Toolkit entzerrt die Stratix® 10 DDR4 CKE*- und ODT*-Signale nicht direkt, da sie von der DDR4-Spezifikation nicht in die Berechnung der Adress-/Befehlsparität einbezogen werden.

Lösung

Im Abschnitt Address / Command Margins meldet das EMIF Debug Toolkit alle Signale, die eine Verzögerung haben könnten. Die Margen werden jedoch nur für Signale angegeben, die explizit kalibriert wurden.
Die CKE*-, ODT*- und RESET-Signale werden jedoch implizit auf der Grundlage des CS*-Pegels/Deskews kalibriert, weshalb ihre Margen nicht gemeldet werden.
Die CKE*-, ODT*- und RESET-Signale werden mit dem gleichen Verzögerungseinstellwert wie die CS*-Signale programmiert.

Beachten Sie, dass sich das Zeichen * auf die Speicherrangnummer bezieht.

Zugehörige Produkte

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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