Kritisches Problem
Aufgrund eines Problems mit dem Cyclone® 10 DDR3 IP simuliert das generierte Beispieldesign die emif_usr_clk Frequenz ungenau.
Wenn das Beispieldesign beispielsweise mit einer Speichertaktfrequenz = 533,33 MHz, einer Taktrate der Benutzerlogik = Viertel und einem PLL_refclk = 133,33 MHz eingestellt ist, sollte der erwartete emif_usr_clk bei 133,33 MHz simuliert werden.
Sie können die emif_usr_clk jedoch bei 7,52 ns = 133 MHz im Simulationswellenform-Viewer beobachten.
Um dieses Problem zu umgehen, müssen Sie die Simulationsdesigndatei manuell bearbeiten (der Verzeichnispfad könnte z. B. wie folgt aussehen: /emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v).
Suchen Sie im folgenden Beispiel nach den Parametern und bearbeiten Sie sie auf den richtigen Periodenwert, damit er der gewünschten Häufigkeit entspricht.
1445: . PLL_VCO_FREQ_MHZ_INT (533),
1446: . PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1),
1447: . PLL_PHY_CLK_VCO_PHASE (2),
1448: . PLL_VCO_FREQ_PS_STR ("1876 ps"),
1449: . PLL_REF_CLK_FREQ_PS_STR ("7504 ps"),
1450: . PLL_REF_CLK_FREQ_PS (7504),
1451: . PLL_SIM_VCO_FREQ_PS (1880),
1452: . PLL_SIM_PHYCLK_0_FREQ_PS (3760),
1453: . PLL_SIM_PHYCLK_1_FREQ_PS (7520), // Beispiel: Ändern Sie diesen Wert von 7520 auf 7500
1454: . PLL_SIM_PHYCLK_FB_FREQ_PS (7520), // Beispiel: Ändern Sie diesen Wert von 7520 auf 7500
1455: . PLL_SIM_PHY_CLK_VCO_PHASE_PS (470),
1456: . PLL_SIM_CAL_SLAVE_CLK_FREQ_PS (7520), // Beispiel: Ändern Sie diesen Wert von 7520 auf 7500
1457: . PLL_SIM_CAL_MASTER_CLK_FREQ_PS (7520), // Beispiel: Ändern Sie diesen Wert von 7520 auf 7500
Führen Sie nach dem Speichern der bearbeiteten Parameter die Simulation erneut aus, um die korrekte Frequenz widerzuspiegeln.