Artikel-ID: 000076599 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.02.2012

Beispiel für Arria V mit Hard Memory Interface verwendet wrong Clock

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Dieses Problem betrifft DDR2 und DDR3, QDR II und RLDRAM II Produkte.

    Die Hard-Memory-Interface-Fabric in Arria V unterstützt die Taktfrequenz Raten bis zu 267 MHz. Das mit der IP bereitgestellte Beispieldesign ist Getaktet von pll_afi_clk, mit 533 MHz. Das Beispieldesign sollte stattdessen getaktet pll_half_afi_clk sein.

    Lösung

    Die Problemumgehung für dieses Problem besteht darin, das Beispieldesign zu ändern. anstelle von pll_afi_clk as the clockzu verwendenpll_half_afi_clk.

    Dieses Problem wird in einer zukünftigen Version behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Arria® V FPGAs und SoC FPGAs

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