Für ein Beispiel für den simplex Transmitter-Modus JESD204B, das auf Intel® Arria® 10 Geräte ausgerichtet ist, können Sie Timing-Verletzungen zwischen mgmt_clk und frame_clk in der Intel® Quartus® Prime Pro Edition Sofware Version 17.0 oder neuer beobachten. Beide Clock-Domains sind tatsächlich miteinander verbunden, wodurch es sicher ist, die Pfade zwischen beiden Domains zu durchtrennen.
Um dies zu umgehen, bearbeiten Sie die Datei altera_jesd204_ed_.sdc und fügen Sie die frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) der set_clock_groups-Beschränkung wie folgt hinzu:
set_clock_groups -alle -gruppe {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...} \
-group {mgmt_clk ...} \
-group {altera_reserved_tck}
Dieses Problem wird ab Intel® Quartus® Prime Pro Edition Software Version 17.1 behoben.