Aufgrund eines Problems in der Quartus® II-Softwareversion 12.1 und höher kann dieser interne Fehler auftreten, wenn mehrere Eingänge des rx_cdr_refclk-Ports auf dem Stratix® V Native PHY mit demselben Refclk-Pin verbunden sind.
Dieser Fehler kann z. B. auftreten, wenn die Ports rx_cdr_refclk(0) und rx_cdr_refclk(1) beide mit Pin refclk1 verbunden sind.
Um dieses Problem zu vermeiden, verbinden Sie jeden Takteingang der CDR-PLL mit einem eigenen Refclk-Pin .
Dieses Problem wurde ab der Quartus® II-Softwareversion 13.0 behoben.