Kritisches Problem
Die Quartus II Softwareversionen 14.1 und 15.0 können fälschlicherweise MAX 10 Gerätedesigns verwenden keine Verbindung zwischen DPCLK-Pins und der Taktfrequenz Netzwerk; Insbesondere könnte die Software die Konnektivität von DPCLK0 zu GCLK ermöglichen[4] und von DPCLK2 zu GCLK[9]. Wenn Sie einen dieser Nicht-Nicht-Pfadpfade in Ihrem Design, zeigt die Software keine Probleme an, erzeugt aber eine nicht funktionierende Design auf der FPGA. Lesen Sie den MAX 10 Clocking und PLL User Leitfaden für die zulässige DPCLK-zu-GCLK-Konnektivität: https://documentation.altera.com/#/00003866-AA.
Es gibt keine Problemumgehung. Dieses Problem wird in einer kommenden Software behoben Release.