Bei der Neugestaltung eines SystemVerilog-Designs in der Quartus® Prime Pro Edition Software sehen Sie möglicherweise ähnliche schwerwiegende Fehlermeldungen wie die unten stehenden:
Schwerwiegender Fehler: Segmentverletzung bei (bitte)
Modul: quartus_syn
Stapelüberwachung:
0x44d235: VeriPortConnect::CreatePortRefs (Instanz*, unsigned int, unsigned int,unsigned int*, VeriIdDef*) 0x537 (synth_vrfx2)
0x471d16: VeriInstId::InstantiateModule (VeriIdDef*, Netlist*, Map const*, unsigned int, unsigned int, char const*, Map*) 0x89c (synth_vrfx2)
0x4b7933: VeriModuleInstantiation::Alle ModuleItemInternal (Map*, Map*) 0x2fa7 (synth_vrfx2)
0x4c1eb8: VeriModule::Alle (Map*, Array*, unsigned int) 0xfcc (synth_vrfx2)
0x5594f2: veri_file:: (Char const*, char const*, Map const*) 0x218 (synth_vrfx2)
0x3b9fd6: new_verific::VRFX2_EXTRACTOR::extract_hierarchy (char const*, BASEX_ELABORATE_INFO*, bool, bool) 0x3ac (synth_vrfx2)
Eine mögliche Problemumgehung besteht darin, die explizite Port-Verbindung in Ihrer SystemVerilog-Designdatei zu verwenden. Ersetzen Sie beispielsweise (.invalidport) durch (.invalidport(invalidport)).
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus Prime Software behoben werden.