Kritisches Problem
Im RapidIO I &II Benutzerhandbuch wird empfohlen, das Arbeitsbeispiel funktioneller Simulationstestbench zu verwenden, der bei der Erzeugung eines IP-Simulationsmodells generiert wird. Custers, die ihren eigenen Testbench erstellen möchten, können jedoch die Option "Generate Testbench System" in Qsys verwenden.
Während der Qsys-Generierung wird der folgende Fehler angezeigt:
"Fehler: _tb._inst.tx_bonding_clocks_ch0: _inst.tx_bonding_clocks_ch0 muss mit einer hssi_bonded_clock-Ausgabe verbunden sein"
Dieser Fehler wird erwartet. Die native PHY erfordert, dass der tx_bonding_clock Eingangsanschluss mit einem Transceiver PLL-Ausgangstakt verbunden ist. Der Generate Testbench erstellt einfach einen Dummy-Wrapper zum IP-Cre, und daher informiert der Fehler den Benutzer, dass Ports später im finalen Design angeschlossen werden müssen.
Um dieses Problem zu umgehen:
1. Schließen Sie das Dialogfeld Generation.
2. Gehen Sie in Quartus® zu "Datei" > "Öffnen" > _tb > _tb.qsys
Auf dem nicht angeschlossenen tx_bonding_clocks wird eine Fehlermeldung angezeigt.
3. Exportieren Sie die tx_bonding_clocks Ports, um den Fehler zu beheben.
4. Gehen Sie zu "Generate" (HDL generieren) > "Generate HDL..." (HDL generieren...) > Simulation > das vorgesehene "Create simulation model" (Simulationsmodell erstellen) > Generieren auswählen
5. Erledigt. Sie erhalten das Simulationsmodell, das dem von Generate testbench system entspricht.
Dieses Problem wird voraussichtlich nicht in einer zukünftigen Version der Quartus Prime Software behoben werden.