Artikel-ID: 000076535 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.06.2020

Warum meldet das Intel® P-Tile Avalon® Memory Mapped IP für PCI Express* 4.0x4 Root Port Design-Beispiel einen Fehler während der Kompilierung?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.1 oder früher, meldet das Intel® P-Tile Avalon® Memory Mapped IP für PCI Express* 4.0x4 Root Port Design Beispiel einen Fehler während der Kompilierung.

    Fehler(21410): Verilog HDL-Fehler bei s10_rp_avmm_master_hwtcl.v(130): Event-Control-Anweisung innerhalb des Unterprogramms wird für die Synthese nicht unterstützt

    Lösung

    Um dies zu umgehen, ist es notwendig, die Simulations- und Synthesedatei separat zu generieren und das Designbeispiel erneut zu kompilieren.

    Dieses Problem wird ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 22.4 behoben.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der F-Reihe

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