Artikel-ID: 000076514 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 18.06.2020

Warnung(332035): Keine Taktfrequenzen auf dem angegebenen Quellknoten gefunden oder zugeführt

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Stratix® 10 PHYLite IP in der Intel Quartus® Prime Software Version 19.3 und früher sehen Sie möglicherweise die folgenden Warnmeldungen, wenn im Projekt mehrere Instanzen der PHYLite IP vorhanden sind:

    Warnung(332035): Beim angegebenen Quellknoten wurden keine Taktfrequenzen gefunden oder zugeführt: |inst~_Duplicate~out_phy_reg

    Warnung(332035): Keine Taktfrequenzen auf dem angegebenen Quellknoten gefunden oder zugeführt: |inst~_Duplicate~out_phy_reg__nff

    Warnung(332087): Die Master-Taktfrequenz für diese Taktzuweisung konnte nicht abgeleitet werden.  Taktfrequenz: wurde nicht erstellt.

     

    Darüber hinaus zeigt der Bericht Unconstrained Paths im TimeQuest Timing Analyzer, dass die PHYLite Taktfrequenzen illegal sind.

     

    In der ursprünglichen IP-generierten SDC-Datei von PHYLite sehen Sie die folgenden Zeilen:

    setzen Sie write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg]

    setzen Sie write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg__nff]

     

    Das Problem besteht darin, dass die SDC-Datei nicht die namen inst~_Duplicate~out_phy_reg und inst~_Duplicate~out_phy_reg__nff Knoten enthält (wie in den oben genannten Warnungen beschrieben).

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die ~ zu * in der |inst*out_phy_reg und die |inst*out_phy_reg__nff Knoten in der IP-generierten SDC-Datei von PHYLite wie unten gezeigt:

    setzen Sie write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg]

    setzen Sie write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg__nff]

    Dazu gehören die Namen der Knoten inst~_Duplicate~out_phy_reg und inst~_Duplicate~out_phy_reg__nff Knoten, und die entsprechenden SDC-Beschränkungen werden erstellt.

     

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition SoftwareVersion 20.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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