Artikel-ID: 000076490 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.03.2022

Warum zeigt meine Intel® FPGA P-Tile Avalon® Memory Mapped IP for PCI Express* End Point mit der Intel® Quartus® Prime Pro Version 19.3 eine geringere Leseleistung an?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die Intel® FPGA P-Tile Avalon® Speicher zugeordnete IP für PCI Express* unterstützt bis zu 64 ausstehende Anfragen mit einer maximalen Leseanforderungsgröße von 512 Byte mit der Intel® Quartus® Prime Pro Version 19.3. Wenn die Latenzzeit für die Rundfahrt (Zeit vom Lesen bis zur Fertigstellung des Speichers) größer als 1,5 US-Dollar ist, reicht die Anzahl der ausstehenden Anforderungen möglicherweise nicht aus, um den Lesedurchsatz zu sättigen.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Stratix® 10 DX FPGA

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.