Wie ändere ich die Datenrate und die Transceiver-Referenztaktfrequenz für ein für das Interlaken-Intel® FPGA IP generiertes Beispieldesign, das auf den Intel® Stratix® 10 ausgerichtet ist, auf einen Wert, der etwas anders ist als der, was i...

Die Intel® FPGA IP Interlaken (2. Generation) auf die Intel® Stratix® 10 H-Tile oder E-Tile abzielen, unterstützt nur eine bestimmte Anzahl von Datenraten- und Referenztaktoptionen in der IP Parameter Editor GUI.

Um dieses Problem zu umgehen, sollten Sie die folgenden Schritte durchführen, um die Datenrate und die Transceiver-Referenztaktfrequenz auf etwas unterschiedliche Werte zu variieren, sobald die Interlaken (2. Generation) Intel® FPGA IP Instanz, die auf die Intel® Stratix® 10 H-Tile oder E-Tile ausgerichtet ist, generiert wurde.

Schritte zur Änderung der Datenrate/Referenztaktfrequenz beim Targeting auf Intel Stratix 10 E-Tile:

• Ändern Sie die folgende Zeile in / altera_uflex_ilk_1921/mainboard/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc 

[Zeile 31] create_clock -name pll_ref_clk -period " MHz " [get_ports pll_ref_clk]

• Ändern Sie die folgenden Einstellungen in /altera_xcvr_native_s10_etile_2101/grafik/_ip_parameters_.tcl

[Zeile 12] Diktiersatz native_phy_ip_params pma_tx_data_rate_profile0 ""

[Zeile 13] Diktiersatz native_phy_ip_params pma_rx_data_rate_profile0 ""

[Zeile 28] Diktiersatz native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0 ""

[Zeile 30] Diktiersatz native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0 ""

Schritte zur Änderung der Datenrate/Referenztaktfrequenz beim Targeting auf Intel Stratix 10 H-Tile:

• Ändern Sie die folgende Zeile in /altera_uflex_ilk_1921/mainboard/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc

[Zeile 31] create_clock -name pll_ref_clk -period " MHz " [get_ports pll_ref_clk]

• Ändern Sie die folgende Einstellung in /altera_xcvr_native_s10_htile_1921/_ip_parameters_.tcl

[Zeile 13] Diktiersatz native_phy_ip_params set_data_rate_profile0 ""