Wenn der Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP einen beschädigten teilweisen Bitstrom erkennt, wird status[2..0] = 3'b100 = PR_ERROR ausgelöst wird. Das avst_sink_ready-Signal wird zurückgesetzt, und der teilweise Neukonfigurationscontroller Intel® FPGA IP akzeptiert keinen weiteren teilweisen Neukonfigurations-Bitstrom, bis die IP über den Reset-Port zurückgesetzt wird.
Bevor Sie den partiellen Neukonfigurationscontroller Intel® FPGA IP zurücksetzen, müssen Sie sicherstellen, dass der verbleibende teilweise Bitstrom aus der Avalon® Streaming-Pipeline geleert wird, und erst dann den Reset auf den partial Reconfiguration Controller Intel® FPGA IP behaupten.
Um dieses Problem zu umgehen, implementieren Sie RTL, um den Status[2..0] Port zu überwachen und ein Dummy-avst_sink_ready-Signal an den Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP Master zu generieren, wenn PR_ERROR angezeigt wird und sicherzustellen, dass avst_sink_valid nach dem Umschalten beendet ist. Dadurch wird sichergestellt, dass der verbleibende teilweise Neukonfigurations-Bitstrom aus der Avalon® Streaming-Pipeline geleert wird, und wendet dann den Reset auf den Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP an.
Sobald die Konfiguration abgeschlossen ist, ist es möglich, einen neuen guten bitstream für die teilweise Neukonfiguration an den Intel® FPGA IP des Partial Reconfiguration Controller zu senden.