Bei DDR3-UniPHY-Designs mit Frequenzen von mehr als 533 MHz müssen Sie FPGA Paketverzögerungen bei der Bestimmung des Trace-Length-Matching berücksichtigen. Bei DDR3-UniPHY-Designs, die mit 533 MHz oder darunter ausgeführt werden, berücksichtigen Sie die Paketverzögerungen nicht.
Um die Paketverzögerungen zu erhalten, müssen Sie das Kontrollkästchen "Package deskew" in den DDR3 UniPHY Megawi saharaing Mainboardeinstellungen aktivieren und das Design mit einer bestimmten Belegung normal kompilieren. Die Paketverzögerungen für die Leiterbahnen, für die das Paket berücksichtigt werden muss, werden in der Spalte "Paketverzögerung" der .pin-Datei angezeigt. Wenn zudem "Package deskew" (Paket-Deskew) markiert ist, nimmt Quartus II an, dass Sie die Gerätepaket-Schiefe auf Ihrem Mainboard abwürben und diese Nummer nicht für die Zeitablaufanalyse verwenden.
Sie müssen die Paketverzögerungen mit den Mainboard-Leiterbahnen für Ihr Design für DQ-, DM- und DQS-Signale neu aufstellen. Wenn beispielsweise die Paketverzögerung auf drei Pins, die in der .pin-Datei angegeben werden,
Stift A 120ps
Pin B 80ps
Pin C 160ps
Sie müssen für Pin A eine 40ps längere Platinenverfolgung als Pin C und eine Board-Leiterbahn für Pin B haben, die 80ps länger als Pin C ist.
Wenn Sie die Mainboard-Skews in die Registerkarte DDR3 UniPHY Megawi deutschen Mainboardeinstellungen eingeben, sollten Sie die Verzögerung des Mainboard-Verzögerungspakets bei der Berechnung der Schiefparameter des Mainboards verwenden. Wenn eine Pin keine Paketverzögerung hat, müssen Sie nur die Mainboard-Verzögerung verwenden.
Wenn die Quartus® II Software diese Paketverzögerungen in der .pin-Datei nicht meldet, gehen Sie auf die Seite "Net Length Reports" im Altera Board Design Resource Center (weitere Einzelheiten zum Auffinden der Paketverfolgungslängen finden Sie in der entsprechenden Lösung rd07122010_270 unten).