Nach FPGA Gerätekonfiguration finden Sie unten die Kalibrierungssequenzen für die Intel® Stratix® 10 EMIF-IP.
Für die NICHT-HPS-EMIF-IP sind die Sequenzen die On-Chip-Termination-Kalibrierung (OCT), I/O-PLL-Kalibrierung und dann die EMIF-Kalibrierung.
Für die HPS EMIF IP werden die OCT/PLL/EMIF-Kalibriersequenzen in der HPS-ersten Phase durchgeführt, und der Rest der FPGA wird im FPGA-first-Modus durchgeführt.
Die I/O-PLL-Kalibrierung für NICHT-EMIF-PLLs wird je nach Konfiguration der PLL auch vor der Eingabe des Benutzermodus und nach der Eingabe des Benutzermodus aufgeteilt. Wenn das PLL interne Kompensationsmodi verwendet, wird es vor dem Eintrag im Benutzermodus kalibriert. Wenn die Kern-Kompensationsmodi verwendet werden, wird sie nach dem Eintrag im Benutzermodus kalibriert. All dies geschieht jedoch vor der EMIF-Kalibrierung, was vollständig im Benutzermodus erfolgt.
