Artikel-ID: 000076420 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.06.2020

Warum wird bei der Verwendung der Intel® FPGA P-Tile Avalon® Streaming-IP für PCI* Express ein Fehler angezeigt, wenn "Enable Completion Timeout Interface" ausgewählt ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems mit der Intel® FPGA P-Tile Avalon® Streaming IP für PCI* Express wird ein Fehler im unten stehenden Formular angezeigt, wenn in der IP-GUI die Option "Completion Timeout Interface aktivieren" ausgewählt ist.

Fehler: intel_pcie_ptile_ast_0.dummy_user_avmm_rst verfügt über eine zugehörigeClock von "p0_hip_reconfig_clk", die nicht gefunden werden konnte

Dies ist darauf zurückzuführen, dass die Completion Timeout-Schnittstelle fälschlicherweise mit dem hip_reconfig_clk verbunden ist. Dieser Fehler hindert die IP an der Generierung.

Lösung

In v20.1 der Intel® Quartus® Prime Pro Edition der Software besteht keine Problemumgehung. Generieren Sie die IP mit der Option "Enable Completion Timeout Interface" deaktiviert.

Dieses Problem wurde ab Version 20.2 der Intel® Quartus® Prime Pro Edition der Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Stratix® 10 DX FPGA
Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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