Warum versagen mehrere IP-Designbeispiele am Intel Agilex® 7-FPGA-Series Transceiver SoC Development Kit?

Die folgenden Intel® FPGA IP-Kerne generieren Beispieldesigns für das Intel Agilex® 7-FPGA-Series Transceiver SoC Development Kit mit falschen VID-Einstellungen.

1) Serial Lite IV Intel® FPGA IP

2) Interlaken (2. Generation) Intel® FPGA IP

3) Ethernet-Intel® FPGA IP mit dreifacher Geschwindigkeit

4) Dynamische E-Tile-Neukonfiguration Intel® FPGA IP

5) E-Tile Hard IP für Ethernet und CPRI PHY Intel® FPGA IP

6) JESD204B-Intel® FPGA IP

7) JESD204C-Intel® FPGA IP

Die richtigen VID-Einstellungen finden Sie in Abschnitt 6.1 SmartVID-Einstellungen hinzufügen in der Intel® Quartus® Prime QSF-Datei des Benutzerhandbuchs für das Intel® Agilex™ Transceiver-SoC Development Kit der F-Reihe.

Aktualisieren Sie die Designbeispiele mit den korrekten VID-Einstellungen , wie unten gezeigt:

set_global_assignment -Name PWRMGT_BUS_SPEED_MODE "100 KHZ"
set_global_assignment -Name PWRMGT_SLAVE_DEVICE0_ADDRESS 42
set_global_assignment -name PWRMGT_SLAVE_DEVICE1_ADDRESS 00
set_global_assignment -Name PWRMGT_SLAVE_DEVICE2_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE3_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE4_ADDRESS 00
set_global_assignment -Name PWRMGT_SLAVE_DEVICE5_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE6_ADDRESS 00
set_global_assignment -Name PWRMGT_SLAVE_DEVICE7_ADDRESS 00

set_global_assignment -name USE_PWRMGT_SCL SDM_IO0
set_global_assignment -name USE_PWRMGT_SDA SDM_IO12
set_global_assignment -Name USE_CONF_DONE SDM_IO16
set_global_assignment VID_OPERATION_MODE "PMBUS MASTER"

set_global_assignment -Name PWRMGT_VOLTAGE_OUTPUT_FORMAT "LINEAR FORMAT"
set_global_assignment -name PWRMGT_LINEAR_FORMAT_N "-13"
set_global_assignment PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT SET_GLOBAL_ASSIGNMENT PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT SET_GLOBAL_ASSIGNMENT

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.