Artikel-ID: 000076394 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 12.12.2017

Wie kann der PHYLite IP KTRQ Pinposition zugewiesen werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die PHYLite IP verfügt nicht über einen KTQ-Eingabestift, den Sie direkt platzieren können. Während der Kompilierung erstellt die Intel® Quartus® Prime Software die "THECT IP"-Funktionalität einschließlich des RANDQ-Signals und definiert die Pin-Position.

    Lösung

    Das KTQ-Signal kann mithilfe dieses Flusses einer Pin-Position zugewiesen werden:

    1. Setzen Sie im Register PHYLite IP Group im IP Parameter Editor den Abschnitt Group OCT Settings auf Die erforderlichen OCT-Werte.
    2. Generieren Sie die IP und instanziieren Sie sie in Ihrem Projekt (oder erstellen Sie das PHYLite Beispiel-Designprojekt).
    3. Kompilieren Sie das Projekt. Der Intel Quartus Prime Ascii-Adapter platziert die KTQ-Pins an der von diesem Benutzer ausgewählten Stelle, und wenn Sie im "> Plan Stage " > Input Pins nachschauen , sehen Sie einen RMQ-Signalnamen, der folgendem ähnelt:
      |kern|arch_inst|u_phylite_io_bufs|data_io_buf_gen_grp[0].data_io_obuf_gen[0].u_data_buf~oct_cal_blockrzq_pad~bp
      Ein Grund für die Ausführung dieser ersten Kompilierung ist die Überprüfung, ob die PHYLite IP erfolgreich platziert werden kann.
    4. Um die KTQ-Pins an der von Ihnen gewählten, von Ihnen gewählten KTQ-fähigen Pin-Position zu platzieren, müssen QSF-Zuweisungen hinzugefügt werden, um den Intel Quartus Prime Booter dazu zu zwingen, ihn an der gewünschten Stelle zu platzieren.
      Im Pin-Planer können Sie die verfügbaren KTQ-Pin-Standorte anzeigen, indem Sie im Aufgabenfenster OCT Pins > RANDQ anzeigen. Doppelklicken Sie mit einem Doppelklick auf KTMs und zeigen Sie die Q-Pins mit einer fettgedruckten Kontur im Pin-Rasterdiagramm an.
      Die hier gezeigten Beispielzuweisungen verwenden den SSTL-15 I/O-Standard für die PHYLITE-Daten und Diebe-Pins.                                         set_location_assignment PIN_AH3 -zu octrq
      set_instance_assignment -name IO_STANDARD "1,5 V" - bis octrq
      set_instance_assignment -name RZQ_GROUP OCTRMQ -zu
      set_instance_assignment -name RZQ_GROUP OCTRMQ -zu
      Notizen:
      a) Fügen Sie die RZQ_GROUP zuweisung für alle Daten und Pins in der PHYLite-Schnittstelle hinzu.
      b) Der Name des KTQ-Pins (in diesem Beispiel octrandq) ist nur ein Zeichenkettenname und kann geändert werden.
    5. Das Projekt neu kompilieren.
    6. Stellen Sie im Pin-Planer sicher, dass die KTQ-Pins korrekt platziert sind.
      Beachten Sie, dass Sie die folgenden Anomalien ignorieren können, die beim geförderten Projekt auftreten können:
      a) Im Pin Planner wird die octrandq Pin an der gewählten Stelle platziert, aber in der Pinliste des Knotennamens wird ein "?" angezeigt.
      b) Im Bericht > Plan Stage > Eingabestifte wird die KTQ-Pin immer noch als
      |kern|arch_inst|u_phylite_io_bufs|data_io_buf_gen_grp[0].data_io_obuf_gen[0].u_data_buf~oct_cal_blockrzq_pad~bp

    Dieser Ablauf soll in einer zukünftigen Version des PHYLite Benutzerhandbuchs dokumentiert werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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