Artikel-ID: 000076390 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.08.2020

Warum wird das Intel® Arria® 10 PHYLite IP Core interface_locked Signal nicht bestätigt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund einer bekannten Einschränkung in der Intel® Arria® 10 PHYLite IP wird das interface_locked-Signal nicht durchgesetzt, wenn alle ungeraden Index-Pins in einer E/A-Lane nicht als Daten-Pins verwendet werden. Der Intel® Arria® 10 PHYLite IP ist jedoch voll funktionsfähig für Datenübertragungen.

    Lösung

    Um dieses Problem zu umgehen, verwenden Sie mindestens einen ungeraden Index-Pin in einer E/A-Spur (z. B. pin_index 1, 3, 5 ... 11) für die Datenpins in Ihrem Intel® Arria® 10 PHYLite Design.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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