Artikel-ID: 000076387 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2021

Warum ist der gelesene Datenwert für die DQS-Eingangsverzögerung falsch, wenn der dynamische Rekonfigurationsmodus im Arria® 10 PHYLite IP verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie den Modus "Dynamische Neukonfiguration" im Arria® 10 PHYLite IP verwenden, können Sie einen Wert für die DQS-Eingangsverzögerung an eine bestimmte Adressposition schreiben. Sie können jedoch einen anderen Datenwert für die DQS-Eingangsverzögerung sehen, wenn Sie von diesem bestimmten Ort zurücklesen, da der legale Bereich der DQS-Eingangsverzögerung nicht festgelegt ist und von der VCO-Frequenz abhängt.

    Lösung

    Eine typische Kalibrierungsmethode besteht darin, die DQS-Eingangsverzögerung für Pass/Fail-Ergebnisse zu durchsuchen. Eine erwartete Kalibrierung besteht darin, die DQS-Eingabeverzögerung um einen gültigen Bereich zu erhöhen und den größten Wert zu erfassen, bevor er bestanden wird. Fahren Sie dann mit dem Erhöhen der DQS-Eingabeverzögerung fort und erfassen Sie den kleinsten Wert, bevor er fehlschlägt. Die DQS-Eingangsverzögerung wird dann auf den Mittelpunkt der beiden oben genannten Werte gesetzt.

    Der gesamte 10-Bit-Bereichswert für die DQS-Eingangsverzögerung (d. h. 0X3FF) ist jedoch nicht für langsamere Schnittstellenfrequenzen verfügbar, da es nur eine begrenzte Anzahl von Verzögerungszellen gibt, wobei jede Zelle einen prozess-, spannungs- und temperaturabhängigen (PVT) festen Verzögerungswert hat. Die Arria® 10 PHYLite-Schaltung begrenzt die DQS-Eingangsverzögerung auf einen gesetzlichen Maximalwert.

    Wenn Sie also einen Wert für die DQS-Eingabeverzögerung schreiben, der größer als die maximale DQS-Eingabeverzögerung ist, schreiben Sie tatsächlich einen Wert, der der maximalen DQS-Eingabeverzögerung entspricht, und Sie lesen einen Wert zurück, der der maximalen DQS-Eingabeverzögerung entspricht.

    Nachfolgend finden Sie eine Tabelle mit einigen ausgewählten Arria® 10 PHYLite-Taktfrequenzen und der maximalen DQS-Eingangsverzögerung.

    Schnittstellentaktfrequenz (MHz)

    VCO-Frequenz

    Benutzertaktrate

    Maximale DQS-Eingangsverzögerung

    133

    533.33

    Volltarif (FR)

    0x0FD

    160

    640

    FR

    0x23F

    160

    320

    Halbrate (HR)

    0x100

    320

    320

    HR

    0x0FD

    320

    640

    Viertelrate (QR)

    0x23D

    640

    640

    QR

    0x23F

    960

    960

    QR

    0x352

    1200

    1200

    QR

    0x3FF

    Hinweis: Die maximalen DQS-Eingangsverzögerungen unterscheiden sich, da sie vom Prozess, der Spannung und der Temperatur (PVT) des Geräts abhängen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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