Nachbearbeitungssimulation für Designs, die auf Arria V- und Cyclone V-Geräte mit HPS IP abzielen, kann fälschlicherweise funktionieren

Wenn Ihr Design auf ein Arria V- oder Cyclone V-Gerät ausgerichtet ist und umfasst HARD Processor System (HPS) IP, Post-Fit Simulation kann unter folgenden Umständen fälschlicherweise funktionieren:

• Wenn die hps2fpga Schnittstellendatenbreite ist auf 32 oder 128 Bit konfiguriert
• Wenn die fpga2hps Schnittstellendatenbreite konfiguriert ist zu 32 oder 128 Bit
• Wenn der Benutzer die hps2fpga Ausgabefrequenzen taktiert sind andere als 100 MHz

Aktualisieren der generierten Verilog-Ausgabedatei (.vo) vom EDA Netlist Writer vor der Post-Fit-Simulation wie folgt:

• Fügen Sie einen Parameter namens DATA_WIDTH und setzen Sie den Wert gemäß hps2fpga Erweitert auf entweder 32, 64 oder 128 eXtensible Interface (AXI) Datenbreite.
• Fügen Sie einen Parameter namens DATA_WIDTH hinzu und setzen Sie den Wert auf entweder 32, 64 oder 128 gemäß AXI fpga2hps Datenbreite.
• Fügen Sie Parameter namens H2F_USER0_CLK_FREQund H2F_USER2_CLK_FREQH2F_USER1_CLK_FREQ hinzu. Legen Sie die Werte dieser Parameter entsprechend den Frequenzen fest des und h2f_user1_clk h2f_user2_clk des Benutzers h2f_user0_clk Taktfrequenzen bzw.