Der folgende Fehler tritt auf, wenn die Alt2GXB Megawistellige® Plug-in-Manager-Instanziierung im kompilierten Design die folgende Konfiguration hat. Der Kanal ist eine Vollduplex- oder Empfangsfunktion, Kanalinnern oder Kanalschnittstelle ist aktiviert, und die im Alt2GXB Megawi asciid angegebene Eingangs-Taktfrequenz ist größer als 325 MHz. Dieser Fehler tritt nicht bei konfiguration nur TX auf.
Quartus® II Software-Anschlussfehler: "GXBCLK-Teiler konnte nach Signal "rx_cruclk[0]" nicht hinzugefügt werden, da er den anschluss des GXB Empfängerkanals alt2gxb:alt2gxb_component| channel_rec[0].receive", der die Kanalschnittstelle oder kanalinterne Neukonfiguration verwendet"
Gehen Sie wie folgt vor, um diesen Fehler zu beheben.
1. Ändern Sie die Eingangs-Taktfrequenz (>325 MHz) im Alt2GXB Megawi mit dem halben Wert.
2. Instanziieren Sie denCLK-Divider-Code (unten) in Ihrem Design und verbinden Sie die ENTCLK-Divider-Ausgabe mit den Alt2GXB-Takteingangs-Ports.
Verbinden Sie für die Duplex-Konfiguration den AUSGANG DESCLK-Teilers mit den Alt2GXB Takteingangsports. Wenn die angegebene Eingangs-Taktfrequenz im "Allgemeinen" Bildschirm des ALT2GXB Megawikts größer als 325 MHz ist, verbinden Sie die DIVIDECLK-Ausgabe mit den "pll_inclk" und "rx_cruclk" Ports der ALT2GXB-Instanziierung. Wenn die oben angegebene Frequenz im Bildschirm "RECONFIG" angegeben ist, verbinden Sie die AUSGABE desK-Teilers mit den Ports "pll_inclk_alt" und "rx_cruclk_alt".
Wenn Sie beispielsweise eine Vollduplex-Konfiguration haben und wenn Sie 390,625 MHz im "Allgemeinen" Bildschirm des ALT2GXB Megawikoppeld angegeben haben, ändern Sie die Frequenz auf 195,3125 MHz und verbinden Sie die AUSGABE desK-Teilers mit dem pll_inclk und rx_cruclk Ports des ALT2GXB.
Bei einer empfangsgeschützten ALT2GXB-Instanziierung ändern Sie die Eingangsfrequenz (>325 MHz) im Megawi asciid auf den halben Wert und verbinden die AUSGABE desCLK-Teilers MIT dem rx_cruclk oder rx_cruclk_alt Ports basierend auf den Eingabereferenz-Taktfrequenzeinstellungen im Bildschirm "Allgemein" oder "Reconfig" im Megawiimpimpd.
Das Folgende ist ein Beispiel für DEN DIVIDER-Code VONCLK in Verilog und VHDL.
------ Verilog-Code für Clock Division---------
Modul my_refclk_div(ein, aus);
Eingabe in;
Ausgabe;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.in,
.clkout(out));
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.clk_coupling_termination = "normal_100_ohm_termination";
Endmodule
-----End
--VHDL-Code für Clock Division----
LIBRARY( IEEE);
VERWENDEN SIE ieee.std_logic_1164.all;
ENTITÄT my_refclk_divider IST
HAFEN
(
std_logic;
Outclk: std_logic
);
ende my_refclk_divider;
Architektur clock_div my_refclk_divider ist
Komponenten-stratixiigx_hssi_refclk_divider-IS
GENERISCH (
enable_divider: STRING := "true";
divider_number: INTEGER := 0; -- 0 oder 1 für logische Nummerierung
refclk_coupling_termination: STRING := "normal_100_ohm_termination"
);
PORT (
STD_LOGIC;
Clkout: OUT STD_LOGIC);
stratixiigx_hssi_refclk_divider der END-Komponente;
Beginnen
clk_divider: stratixiigx_hssi_refclk_divider
Port-Karte
(
">" (>),
clkout = > Outclk
);
Endarchitektur;