Artikel-ID: 000076360 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.09.2017

Was ist die maximale Nutzlastgröße, die ich mit der PCI Express Hard IP auf der Avalon-ST TX Schnittstelle ausstellen kann?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PCI Express*
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
  • Arria® V GZ Hard IP für PCI Express* Intel® FPGA IP
  • Arria® V Hard IP für PCI Express* Intel® FPGA IP
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
  • Cyclone® V Hard IP für PCI Express* Intel® FPGA IP
  • IP_Compiler für PCI Express*
  • Stratix® V Hard IP für PCI Express* Intel® FPGA IP
  • Stratix® V Hard IP für PCI Express* mit SR-IOV Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Im Avalon-ST-Modus ist die Benutzerlogik erforderlich, um sicherzustellen, dass das TX TLP, das dem PCI* Express-IP-Kern präsentiert wird, nicht größer als die unterstützte max. Nutzlastgröße ist.

     

     

    Lösung

    Stellen Sie sicher , dass das TX TLP , das dem PCI* Express IP-Kern angezeigt wird, nicht größer als die größe der maximalen Nutzlast ist.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 17 Produkte

    เอฟพีจีเอ Stratix® V GX
    Arria® II FPGAs
    Arria® V FPGAs und SoC FPGAs
    เอฟพีจีเอ Intel® Cyclone® 10 GX
    เอฟพีจีเอ Cyclone® IV GX
    Intel® Arria® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Stratix® II GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Arria® GX
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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