Beschreibung
Bei der anvisierten Intel® Arria® 10 und Intel® Stratix® V FPGAs unterstützen die Intel® Ethernet-IP-Kerne mit niedriger Latenz von 40 und 100 Gbit/s eine Mindestbildgröße von 64 Byte, wie gemäß den IEEE-Spezifikationen erforderlich.
Aufgrund des Designs der Intel® 40- und 100-Gbit/s Ethernet-IP-Kerne können die IP-Kerne bei RX-Frames mit einer Länge von weniger als 64 Byte hängen und/oder unerwartet verhalten.
Lösung
Um dieses Problem zu umgehen, muss der Sender am Far-End-Sender die erforderliche Mindestpaketgröße von 64 Byte einhalten.
Dieses Problem wird in keiner zukünftigen Quartus® Prime Software-Version behoben werden.
Intel® Stratix® 10 FPGAs verfügen nicht über diese Einschränkung.