Artikel-ID: 000076354 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.08.2017

Unterstützt die Viterbi IP den 1/3 Muttercode mit hoher Rate?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Viterbi Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Ja, die Viterbi IP unterstützt den 1/3 Muttercode mit einer hohen Coderate (z. B. 70/72 Coderate). Aufgrund der hohen Fehlerrate, des Kurznachricht-Frame, der Beendigung von Tailbiting und wenn der Traceback (TB) nicht lange genug ist, kann es sein, dass die IP den Start-/Endpunkt für das Gitter nicht korrekt vorhersagt und die IP den Frame letztendlich falsch decodiert.

Lösung

Unter der Annahme, dass das Traceback (TB) 105 Bits beträgt, beträgt die Frame-Länge der Nachricht 70 Bits, codiert mit Tailbit-Beendigung, und die Coderate beträgt 70/72. In diesem Fall ist der Viterbi-Decoder sehr schlecht bei der Fehlerkorrektur.  Daher muss sich jeder Eingaberahmen dreimal füttern (zwei Traceback-Längen TB0 TB1), gefolgt von einer Anzahl von Nullen (TB2). Die ersten und zweiten Ausgabe-Frames enthalten möglicherweise immer noch Fehler, da die IP den Start-/Endpunkt des Gitters nicht korrekt vorhersagen kann, aber ohne Fehler beim dritten Ausgabe-Frame. Ignorieren Sie daher die ersten und zweiten Ausgabe-Frames für diesen Fall.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 9 Produkte

เอฟพีจีเอ Arria® II GZ
Arria® V FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Cyclone® IV FPGAs
Cyclone® V FPGAs und SoC FPGAs
Stratix® IV FPGAs
Intel® MAX® 10 FPGAs
Stratix® V FPGAs
เอฟพีจีเอ Arria® II GX

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