Artikel-ID: 000076300 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.11.2016

Warum wird das PAGE_RECEIVE-Bit des 1G/2,5G/10G Multiraten-Ethernet-PHY-IP-Cores im 1G/2,5G-Modus nicht geleiert?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems im Arria® V 1G/2,5G/10G Multiraten-Ethernet-PHY-IP-Core wird das PAGE_RECEIVE-Bit an adresse 0x06[1] möglicherweise nicht automatisch geleiert, sobald im 1G/2,5G-Modus gelesen wird. Dies ist ein bekanntes Problem in der Quartus® Prime® Version 15.1.2
    Lösung Dieses Problem wird in Version 16.1 der Quartus Prime Software behoben.

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