Der oben beschriebene Synthesefehler kann beim Kompilieren eines mit Qsys erstellten Arria® V DDR3 Soft-Controller-Designs in der Quartus® II Software Version 13.0 oder neuer auftreten. Der Fehler tritt auf, wenn die Logik innerhalb des DDR3-Controllers optimiert ist, da die Avalon Signale nicht korrekt mit einem Avalon Master und einer Avalon Master-Taktquelle verbunden waren.
Stellen Sie sicher, dass die Avalon-Schnittstelle ordnungsgemäß mit einem Avalon Master und einer Avalon Master-Taktquelle verbunden ist.