Artikel-ID: 000076262 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 14.08.2014

Fehler: Ausgabe-Port DATAOUT auf einem Atom-dqs_in_delay_1, der ein arriav_delay_chain Primitiver ist, ist nicht mit einem gültigen Ziel verbunden

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der oben beschriebene Synthesefehler kann beim Kompilieren eines mit Qsys erstellten Arria® V DDR3 Soft-Controller-Designs in der Quartus® II Software Version 13.0 oder neuer auftreten. Der Fehler tritt auf, wenn die Logik innerhalb des DDR3-Controllers optimiert ist, da die Avalon Signale nicht korrekt mit einem Avalon Master und einer Avalon Master-Taktquelle verbunden waren.

Lösung

Stellen Sie sicher, dass die Avalon-Schnittstelle ordnungsgemäß mit einem Avalon Master und einer Avalon Master-Taktquelle verbunden ist.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 6 Produkte

Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® V GZ
Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA

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