Artikel-ID: 000076251 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.11.2023

Warum ist die Slot-Takt-Konfigurationsbit-Einstellung der Avalon® -ST Intel® Stratix® 10 Hard IP für PCI Express und Avalon® -MM Intel® Stratix® 10 Hard IP für PCI Express immer 0, unabhängig von der Einstellung im IP-Katalog?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit dem Avalon® -ST Intel® Stratix® 10 Hard IP für PCI Express und Avalon® -MM Intel® Stratix® 10 Hard IP for PCI Express in Intel® Quartus® Prime Pro Edition Softwareversion 19.4 wird das Slot Clock Configuration Bit (Bit 12) im PCI Express Link Status-Register immer auf 0 gesetzt. Dieses Problem zeigt sich sowohl in der Simulation als auch in der Hardware.

    Lösung

    Es gibt keine Problemumgehung.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 DX FPGA
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 GX

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