Artikel-ID: 000076251 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.11.2023

Warum ist die Slot-Takt-Konfigurationsbit-Einstellung der Avalon® -ST Intel® Stratix® 10 Hard IP für PCI Express und Avalon® -MM Intel® Stratix® 10 Hard IP für PCI Express immer 0, unabhängig von der Einstellung im IP-Katalog?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
    Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems mit dem Avalon® -ST Intel® Stratix® 10 Hard IP für PCI Express und Avalon® -MM Intel® Stratix® 10 Hard IP for PCI Express in Intel® Quartus® Prime Pro Edition Softwareversion 19.4 wird das Slot Clock Configuration Bit (Bit 12) im PCI Express Link Status-Register immer auf 0 gesetzt. Dieses Problem zeigt sich sowohl in der Simulation als auch in der Hardware.

Lösung

Es gibt keine Problemumgehung.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 5 Produkte

เอฟพีจีเอ Intel® Stratix® 10 MX
เอฟพีจีเอ Intel® Stratix® 10 TX
Intel® Stratix® 10 DX FPGA
Intel® Stratix® 10 GT SoC-FPGA
เอฟพีจีเอ Intel® Stratix® 10 GX

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.