Artikel-ID: 000076108 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.11.2011

Höhere Verzögerungen und Skews für externe UniPHY-Speicherschnittstellen (Corner I/Os) in Stratix V-Geräten erwartet

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • I O
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Bei Stratix V-Geräten wird erwartet, dass die Eck-I/O-Banken höhere Verzögerungs- und Versatzwerte für Core-to-I/O und I/O-to-Core haben als die anderen I/O-Banken, die für die Interaktion mit externen Banken geeignet sind Speicher mit Frequenzen über 667 MHz.Die Merkmale der Ecke I/O-Banken spiegeln sich noch nicht in den verfügbaren Stratix V Timing-Modellen wider. in Version 10.1 der Quartus II Software; daher der zeitlichen Ablauf Die Analyse wird die Leistung des Eck-I/Os.

    Lösung

    Vermeiden Sie die Verwendung der äußeren I/O-Banken an der oberen und unteren Seite des Geräts.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.