Warum sehe ich Warnungen von influencer oder Timing Analyzer vor fehlenden oder ignorierten Taktfrequenzen, wenn ich uniPHY-basierte externe Speicherschnittstellen-IP in einem Platform Designer (ehemals Qsys)-Projekt verwende?

In der Platform Designer (ehemals Qsys) Projekt.qip-Datei befinden sich die IP-sDC-Dateien der UniPHY-externen Speicherschnittstelle möglicherweise nicht in der richtigen Reihenfolge. Dies kann ein Grund für fehlende oder ignorierte Taktwarnhinweise oder kritische Warnungen sein. Dies wird in der Regel angezeigt, wenn die UniPHY-IP mit Phase-Locked-Loop (PLL) und DLL (Delay Locked Loop) verwendet wird, die zwischen zwei Schnittstellen geteilt wird.

Zwei mögliche Problemumgehungen sind:

1. Kommentieren Sie die sDC-Dateien in der Qsys.qip-Datei und fügen Sie sie in der erforderlichen Reihenfolge in den Quartus Project Settings -> Timing Analyzer -> SDC-Dateien hinzu, die in das Projekt aufgenommen werden sollen.
2. Ändern Sie die Qsys.qip-Datei, um die sDC-Dateien in die erforderliche Reihenfolge zu setzen.

Platzieren Sie für jede UniPHY-IP-Instanz die _p0.sdc-Datei vor den anderen sDC-Dateien für diese UniPHY-IP.

Damit der Clock-Sharing-Timing-Flow korrekt funktioniert, muss die .qip-Dateireihenfolge (und damit die Timing-SDC-Dateien) so sein, dass die Master-SDC-Dateien vor allen zugehörigen Slave-SDC-Dateien aufgeführt sind.

Weitere Informationen finden Sie im Abschnitt "Dll and PLL Sharing Interface" im Kapitel Functional Description – UniPHY in Volume 3 des External Memory Interface Handbook.

Dieses Problem wird ab der Quartus® II Softwareversion 12.0 behoben.