Artikel-ID: 000076063 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.01.2013

Warum erhalte ich ein Projektverzeichnis?<vip_component>.vhd (17): in der Nähe von "EOF": fehler</vip_component>

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie die EDA RTL Simulation für VIP-Design innerhalb von Quartus® II ausführen, wird der oben genannte Fehler möglicherweise in Modelsim angezeigt. Um dieses Problem zu beheben, öffnen Sie bitte die _run_msim_rtl_verilog.do (im "Projektverzeichnis"\simulation\modelsim\) und entfernen Sie die .vhd aus dieser Datei. Danach führen Sie bitte die _run_msim_rtl_verilog.do-Datei im Modelsim aus.

     

    Die .vhd ist tatsächlich nicht für RTL-Simulation erforderlich. Daher können wir es manuell entfernen, um das Problem zu beheben.

     

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