Cadence NCSim VHDL Kompilierungsfehler für Ethernet 10G MAC mit geringer Latenz

Der Cadence NCSim VHDL Simulator kann Kompilierungsfehler verursachen für Ethernet-Designs mit 10 G MAC mit geringer Latenz. Die Simulator-Bibliothek die Zuordnung in der .spd-Datei Qsys zeigt den folgenden Fehler oder ähnlich an:

ncelab: *W, ARCMRA: Ausarbeitung des WERKS. TOP_TB: RTL, MRA (die meisten kürzlich analysiert) architecture.ncelab: *E,MULTEROPERABILITÄT: Mögliche Bindungen zum Beispiel für die Designeinheit "altera_reset_controller" in "top_inst.top_tb_top_inst:rtl" sind: alt_em10g32_0.altera_reset_controller:module rst_controller.altera_reset_controller:module.ncelab: *W, CUNOTB: Komponenteninstanz ist nicht vollständig gebunden (:top_tb:top_inst:rst_controller) [Datei:top_tb_top_inst.vhd, Zeile:352].ncsim: 12.20-s014: (c) Copyright 1995-2013 Cadence Design Systems, Inc.ncsim: *F, NOSNAP: Snapshot "top_tb" gibt es in den Bibliotheken nicht

Um dieses Problem zu beheben, müssen die Simulationsskripte erneut erstellt werden mit dem folgenden Befehl:

ip-make-simscript --spd= --compile-to-work

Dieses Problem wird in einer zukünftigen Version des Quartus behoben II Software.