VCS generiert diese Warnung, wenn eine funktionelle Simulation der DDR, DDR2 und DDR3 SDRAM High Performance Controller II IP durchführt.
Diese Warnung tritt auf, weil der Code einen 1-Bit-LSB eines 4-Bit-Bus mit einer 2-Bit-Eingabe verbindet, sodass Bit 2 der clk_reset scan_din-Eingabe undriven ist. Der leveled Sequencer verwendet keine Scan-Ketten auf mem_clks, und dies ist für ein nicht niffiertes Design (z. B. DDR2) egal, da es auch die Scan-Ketten nicht verwendet. Daher kann diese Nachricht sicher ignoriert werden.
Achtung: [PCWM-W] Port-Verbindungsbreite stimmt nicht überein ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v, 1395"clk". Der folgende 1-Bit-Ausdruck ist mit dem 2-Bit-Port "scan_din" des Moduls "SdramController_PLL_Master_phy_alt_mem_phy_clk_reset" verbunden, instanzspezifischer "clk"-Ausdruck: scan_din[0] verwenden Sie lint=PCWM für weitere Einzelheiten