Artikel-ID: 000076014 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.12.2013

Warum liefert der DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP ungültige Lesedaten zurück, nachdem der einzelne Multi-Port-Front-End-Port zurückgesetzt wurde?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® II Software kann der DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP ungültige Lesedaten zurücksende, nachdem ein einzelner Multi-Port Front End (MPFE) Port zurückgesetzt wurde (mp_*reset_n*), ohne den gesamten Controller zurücksetzen zu müssen (ctl_reset_n/global_reset_nsoft_reset_n). Dieses Problem tritt auf, da das Schreib-Adressregister für die Lesedaten FIFO nicht zusammen mit dem Leseadressenregister zurückgesetzt wird. Dieses Missverhältnis führt zu Leseadressen, die auf den falschen Speicherort der vom Controller zurückgegebenen Lesedaten hinweisen.

Lösung

Dieses Problem wurde in der Quartus® II Software v15.0 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 11 Produkte

เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GZ
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Cyclone® V E
Cyclone® V SE SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
Arria® V SX SoC-FPGA

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