TimeQuest analysiert die tx_enable und tx_inclock oder die rx_enable und rx_inclock Zeitpfade nicht, wenn die AltLVDS-Megafunktion im externen PLL-Modus verwendet wird. Diese Pfade verwenden dediziertes Routing, solange die Phasenwechsel korrekt auf den PLL-Ausgabeuhren eingestellt sind, die von der AltLVDS-Megafunktion verwendet werden, garantieren Altera das Timing zwischen diesen Pfaden.
Umgebung
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung
Weitere Artikel
Zugehörige Produkte
Dieser Artikel bezieht sich auf 31 Produkte
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Arria® II GX
HardCopy™ IV GX ASIC-Geräte
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Arria® V GT
Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV GX
Cyclone® V SE SoC-FPGA
เอฟพีจีเอ Cyclone® IV E
Arria® V SX SoC-FPGA
Arria® V ST SoC-FPGA
HardCopy™ IV E ASIC-Geräte
เอฟพีจีเอ Cyclone® III LS
เอฟพีจีเอ Cyclone® V GT
Cyclone® III FPGAs
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Cyclone® IV GX
เอฟพีจีเอ Cyclone® II
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® II GX
Stratix® II FPGAs
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Arria® II GZ
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Arria® GX
HardCopy™ III ASIC-Geräte
Cyclone® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA