Kritisches Problem
Beschreibung
Dieses Problem betrifft DDR2 und DDR3, LPDDR2, QDR II und RLDRAM II Produkte.
Ein Fehler kann auftreten, wenn die mittlere PLL in Arria V-Geräten vorhanden ist. wird verwendet, um zwei unabhängige PHY-Taktnetzwerke zu steuern. Dieser Sachverhalt kann auftreten, wenn die PLL-Referenz-Takteingänge für zwei Speicherschnittstellen sind so eingeschränkt, dass beide das Center PLL verwenden.
Lösung
Die Problemumgehung für dieses Problem besteht darin, das Center PLL zu verwenden, um fahren Sie nur einen einzigen Taktbaum.
Dieses Problem wird in einer zukünftigen Version behoben.