Artikel-ID: 000075941 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.09.2011

IP-Compiler für PCI Express Stratix IV GX Reset Controller tritt nicht sofort in die Wiederherstellung ein, wenn Referenz-Taktbeschränkungen nicht erfüllt sind

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die Reset-Controller-Logik für den IP-Compiler für PCI Express Hard-IP-Implementierung mit internen Reset-Modulen auf Stratix IV GX-Geräte überwachen den Status nachher pll_locked nicht das busy_altgxb_reconfig Signal wird wieder gesetzt. Als das Ergebnis ist, dass Sie möglicherweise Link-Instabilität vor dem IP-Compiler beobachten für PCI Express geht nach Verlust der PLL-Sperre in die Link-Wiederherstellung.

    Dieses Problem betrifft alle IP-Compiler für PCI Express Hard IP Implementierungen mit internen Reset-Modulen auf Stratix IV GX-Geräten.

    Lösung

    Um dieses Problem zu vermeiden, stellen Sie sicher, dass Ihr IP-Compiler für PCI Der Express-Transceiver-Referenztakt erfüllt die folgenden Anforderungen:

    • Der Referenz-Takt muss ein kostenlos ausgeführter Takt sein gültig ist, nachdem das Gerät hochgefahren wurde.
    • Der Referenztakt muss während des normalen Betriebs stabil bleiben, Soft-Reset, Hot-Reset, Powerdown, Link-Down-Zustand und andere erwartete Situationen.

    Dieses Problem wird in einer zukünftigen Version der IP nicht behoben. Compiler für PCI Express. Der korrekte Betrieb erfordert, dass das Design Befolgen Sie die in der Problemumgehung beschriebenen Referenz-Taktbeschränkungen Abschnitt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® IV FPGAs

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