Kritisches Problem
Die Reset-Controller-Logik für den IP-Compiler für PCI Express
Hard-IP-Implementierung mit internen Reset-Modulen auf Stratix IV
GX-Geräte überwachen den Status nachher pll_locked
nicht
das busy_altgxb_reconfig
Signal wird wieder gesetzt. Als
das Ergebnis ist, dass Sie möglicherweise Link-Instabilität vor dem IP-Compiler beobachten
für PCI Express geht nach Verlust der PLL-Sperre in die Link-Wiederherstellung.
Dieses Problem betrifft alle IP-Compiler für PCI Express Hard IP Implementierungen mit internen Reset-Modulen auf Stratix IV GX-Geräten.
Um dieses Problem zu vermeiden, stellen Sie sicher, dass Ihr IP-Compiler für PCI Der Express-Transceiver-Referenztakt erfüllt die folgenden Anforderungen:
- Der Referenz-Takt muss ein kostenlos ausgeführter Takt sein gültig ist, nachdem das Gerät hochgefahren wurde.
- Der Referenztakt muss während des normalen Betriebs stabil bleiben, Soft-Reset, Hot-Reset, Powerdown, Link-Down-Zustand und andere erwartete Situationen.
Dieses Problem wird in einer zukünftigen Version der IP nicht behoben. Compiler für PCI Express. Der korrekte Betrieb erfordert, dass das Design Befolgen Sie die in der Problemumgehung beschriebenen Referenz-Taktbeschränkungen Abschnitt.