Nach Design, PCIe® Core setzt aktive high TxsWaitRequest_o auf hoch, nachdem er nicht mehr zurückgesetzt wurde. Die Anwendungslogik sollte jedoch nur TxsWaitRequest_o überwachen, wenn sie TxsRead_i oder TxsWrite_i geltend macht.
Der Grund TXsWaitRequest_0 standardmäßig bestätigt wirdda der Kern möglicherweise zusätzliche Zyklen benötigt, um den von der Anwendungsebene übertragenen TX-Befehl zu decodieren. Dieser Vorgang beginnt, wenn TxsRead_i oder TxsWrite_i aktiv ist.
1. Es gibt zwei Gründe, warum der Kern die zusätzliche Latenz benötigt:
Eine. Adressübersetzung für Avalon®-MM zu PCI-Express® Anfrage
B. So brechen Sie die Schreibtransaktion auf mehrere Anforderungen auf, wie von der PCI-Express-Spezifikation erforderlich
2. Wenn eine TX-Anfrage aktiv ist, wird der Kern letztendlich TxsWaitRequest_o löschen, wenn er bereit ist, die nächsten Schreibdaten oder einen neuen Befehl zu verarbeiten.
3. Der Kern kann im gleichen Zyklus des Antrags TxsWaitRequest_o deassert werden, wenn der Kern bereit ist.