Beschreibung
Dieser Fehler kann in der Quartus® II Software auftreten, wenn die Synthese durch eine Schleife in Verilog HDL für mehr als die Syntheseschleife iteriert. Dieser Grenzwert hindert die Synthese daran, in eine unendliche Schleife zu gelangen. Standardmäßig ist diese Schleife auf 250 Iterationen festgelegt.
Lösung
Um diesen Fehler zu umgehen, kann das Loop-Limit mit der Option in der VERILOG_NON_CONSTANT_LOOP_LIMIT Quartus II Settings File (.qsf) eingestellt werden. Zum Beispiel:
set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300