Artikel-ID: 000075858 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.02.2014

U-Boot-Zeiten während FPGA Programmierung

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Beim Cyclone V SoC HPS kann der U-Boot-Vorgang ausfallen, ohne den Vorgang abzuschließen. und einen Fehlercode von -6 melden, der darauf hinweist, dass die FPGA Steuerung der Block keine gültigen Daten erhalten kann. Dies kann auftreten, wenn der FPGA-Manager beendet die Initialisierungsphase vor U-Boot-Tests dafür. Als Ergebnis, der Wert des Felds stat.mode des FPGA Managers ist USERMODE, und U-Boot-Zeiten, auf stat.mode die sie warten müssen auf gesetzt INITPHASEsein.

    Lösung

    Bearbeiten Sie die U-Boot-Quelldatei arch/arm/cpu/armv7/socfpga/fpga_manager.c. Ändern Sie den stat.mode Test so, dass entweder stat.mode = INITPHASE oder stat.mode = USERMODE.

    Alternativ können Sie ein Upgrade auf v13.1 oder neuer durchführen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® V FPGAs und SoC FPGAs

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