Artikel-ID: 000075857 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 11.09.2012

Fehler: Fast PLL ... | altlvds_rx:altlvds_rx_component...:auto_generated|pll-Laufwerke mehr als die maximale Anzahl von DPA-Kanälen, die von einer PLL pro Bank betrieben werden dürfen.

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

In Stratix® II und Stratix II GX-Geräten kann jede schnelle PLL bei Verwendung von DPA bis zu 25 Altlvds-Empfängerkanäle ansteuern.  Jedes zentrale schnelle PLL kann bis zu 25 Altlvds-Empfängerkanäle in jeder angrenzenden Bank für insgesamt bis zu 50 Kanäle steuern.  Die Voraussetzung ist, dass alle DPA-Empfängerkanäle innerhalb von 25 LAB-Reihen voneinander pro Bank sein müssen.  Nicht alle Geräte können 25 DPA-Kanäle unterstützen, die von einer centerschnellen PLL angetrieben werden, es hängt vom Layout des jeweiligen verwendeten Geräts ab.

Möglicherweise finden Sie einen Fall, in dem Sie wissen, dass Ihr Gerät eine bestimmte Anzahl von DPA-Kanälen unterstützen kann. Quartus® II Software kann während des Kompilierungsprozesses einen Fehler verursachen, der besagt, dass Sie die Anzahl der in Ihrem Gerät verfügbaren DPA-Empfänger überschritten haben.  Beispielsweise verfügt das GERÄT EP2SGX130GF1508 über 48 Kanäle, die von einem der mittleren schnellen PLLs angetrieben werden können.  (Sobald ein Center schnelles PLL verwendet wird, um Empfänger in beiden Banken zu steuern, kann das andere Center fast PLL nicht verwendet werden, um Empfänger anzusteuern).  Wenn Sie die Anzahl der Kanäle im altlvds_rx Mega® auf 48 einstellen, kann es aufgrund der Art und Weise, wie die Quartus II Software Ihre Pins platziert, einen Kompilierungsfehler erhalten, wenn keine Pin-Positionen zugewiesen sind.

Es gibt zwei Arten von dedizierten Eingabe-Taktstiften auf den Stratix II und Stratix II GX-Seitenbanken, einer ist strikt eine dedizierte Takteingabe, die die PLLs steuern kann.  Der andere Typ ist ein Dual-Purpose-Pin. Er kann entweder als dedizierter Takteingangsstift für die PLLs verwendet werden oder als SERDES-Empfänger verwendet werden.  Wenn der Quartus II Empfänger den PLL-Eingabe-Takt auf eine der Dual-Purpose-Pins setzt, verlieren Sie einen Ihrer Empfängerkanäle und erhalten einen Fehler "No Fit".

Um diesen Fehler zu vermeiden, können Sie dem Taktstift eine Pin-Zuweisung vornehmen, um ihn auf den dedizierten Eingabestift zu platzieren, der nicht über die SERDES-Schaltung verfügt.  Auf diese Weise können Sie die maximal mögliche Anzahl von DPA-Empfängerkanälen für Ihr Design zur Verfügung haben.

Im Folgenden werden die dedizierten Taktstifte beschrieben, die bei I/O-Banken 1 und 2 in Stratix II und Stratix II GX-Geräten verfügbar sind:

CLK0p, CLK2p: Dedizierte Eingabe-Taktstifte mit SERDES-Empfängern.

CLK1p, CLK3p: Dedizierte Eingabe-Taktstifte ohne SERDES-Empfänger.

Im Folgenden werden die dedizierten Taktstifte beschrieben, die bei I/O-Banken 5 und 6 in Stratix II Geräten verfügbar sind:

CLK8p, CLK10p: Dedizierte Eingabetaktstifte mit SERDES-Empfängern.

CLK9p, CLK11p: Dedizierte Eingabetaktstifte ohne SERDES-Empfänger.

Alle FPLL[10..7]CLKp-Pins haben keine SERDES-Empfänger, dies sind die dedizierten Takteingabestifte für die eckigen schnellen PLLs (nicht in allen Geräten verfügbar).

Bitte beachten Sie, dass das Differential bei der Chip-Kündigung nur auf den Zweizweck-Dedizierte-Clock-Eingabestiften unterstützt wird, die auch SERDES-Empfänger haben.  Die dedizierten Eingabetaktstifte, die keine SERDES-Empfänger haben, unterstützen keine Differentiale bei der Chip-Kündigung, externe Widerstande sind erforderlich.

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Stratix® II FPGAs
เอฟพีจีเอ Stratix® II GX

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