Artikel-ID: 000075837 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2015

JESD204B Arria 10 Designbeispiel simulation fehlgeschlagen im Soft-PCS-Modus

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Sie das JESD204B-Designbeispiel aus dem IP-Katalog generieren und Soft PCS im Parametereditor schlägt die Testbench-Simulation fehl und zeigt Folgendes an Fehlermeldung:

Ausführen von JESD204B Simulation: LINK=2, L=2, M=2, F=2, DATARATE/L=6,144 Gbit/s

Anzahl Musterüberprüfungen: Keine gültigen Daten gefunden!

Anzahl JESD204B Tx Kerne: Tx Link-Fehler gefunden!

Anzahl JESD204B Rx-Kerne: OK!

Anzahl TESTBENCH_FAILED: SIM FEHLGESCHLAGEN!

Lösung

Ändern Sie die PMA_WIDTH Einstellung der XCVR_ATX_PLL in der gen_ed_sim_verilog.tcl oder gen_ed_sim_vhdl.tcl Skript von 20 bis 40. Führen Sie das Skript dann erneut aus, um das korrekte Simulationsmodell zu regenerieren.

Dieses Problem wird in einer zukünftigen Version behoben.

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