Unter folgenden Bedingungen sehen Sie möglicherweise eine übermäßige Latenz des Empfängers, wenn Sie den Niedrigen Latenz- oder nativen PHY-, 10G-PCS-Basismodus auf Stratix® V GX- oder Arria® V GZ-Geräten verwenden:
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Bit Slip (Bitrutsch) ist als Word-Ausrichtungsmodus ausgewählt
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Die Leistungsverhältnisse sind für 66:40, 64:32 oder 50:40 konfiguriert.
Bei den oben genannten Transceiver-PHY-Konfigurationen kann die Latenz des Round-Trip-Loopback um 1 bis 23 zusätzliche parallele Taktzyklen steigen, wenn der rx_bitslip Port mehr als FPGA Fabric-Schnittstellenbreite -1-mal umgeschaltet wird.
Um dieses Problem zu umgehen, sollten Sie den rx_bitslip Port nicht mehr als FPGA Fabric-Schnittstellenbreite umschalten – 1-mal für die transceiver PHY-Konfigurationen oben.
Altera empfiehlt, rx_bitslip Impulse durch mindestens 20 parallele Taktzyklen zu trennen, um die Latenz der Transceiver-PCS-Pipeline zu berücksichtigen.
Eine alternative Problemumgehung besteht darin, die rx_clkslip-Funktion in der nativen PHY zu verwenden.