Aufgrund eines Problems mit dem Intel® FPGA P-Tile Avalon Streaming IP for PCI Express* Design Example werden Neukonfigurationsschnittstellen fälschlicherweise in Top-Level-Pins/Ports exportiert?
Dies kann je nach den mit diesen Stiften auf der tatsächlichen Platine verbundenen Signalen zu Designinstabilität führen.
Die folgenden Signale werden fälschlicherweise in die oberste Ebene exportiert.
dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata
Um dieses Problem zu umgehen, ändern Sie RTL auf der obersten Ebene, um zu verhindern, dass diese Signale exportiert werden, oder verwenden Sie virtuelle Pin-Zuweisung, um das Gleiche zu erreichen.
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.