Artikel-ID: 000075684 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.07.2017

Warum behaupten IRQ_HPD des DisplayPort-IP-Cores unerwartet, bevor eine Videoquelle das Link-Training startet?

Umgebung

    Intel® Quartus® Prime Pro Edition
    DisplayPort* Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der DisplayPort IP Core Sink kann CR_Lock aufgrund von Empfängergeräuschen behaupten. Der ungültige CR_Lock kann zu falschen IRQ_HPD führen, bevor die Videoquelle das Link-Training startet. Die DisplayPort-Quellgeräte sollten diese falsche IRQ_HPD nicht berücksichtigen, bis das Link-Training beginnt.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

Arria® V FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Cyclone® V FPGAs und SoC FPGAs
Stratix® V FPGAs

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