Artikel-ID: 000075662 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.07.2021

Warum hat die Multi Channel DMA IP für PCI Express* für P-Tile eine falsche Busbreite für die Config TL Interface?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Multi Channel DMA IP für PCI Express* für P-Tile meldet die Config TL Interface in der Intel® Quartus® Prime Pro Edition Software Version 21.1 falsche Breite.

    Das usr_hip_tl_config_func_o signal sollte ein 3-Bit-Signal sein, und das usr_hip_tl_config_ctl_o Signal sollte ein 16-Bit-Signal sein.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Softwareversion 21.2 behoben.

    Das Benutzerhandbuch für die Multi-Channel-DMA-IP für PCI Express* wird in einer zukünftigen Version des Dokuments festgelegt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.