Beschreibung
Aufgrund eines bekannten Problems in Intel® Quartus® Prime Pro Edition Software Version 21.1 und früher, wenn der JESD204C Intel® FPGA IP im TX-Modus in Intel® Stratix® 10 FPGA oder Intel Agilex® 7 Geräten verwendet und mit aktivierter CSR-Optimierung auf unterklassige 1 konfiguriert ist, bleibt die Avalon-ST-Signal-j204c_tx_avst_ready für immer niedrig.
Dieses Problem betrifft weder Unterklasse-0-Varianten mit aktivierter CSR-Optimierung noch Unterklasse-1-Varianten mit deaktivierter CSR-Optimierung.
Lösung
Für dieses Problem gibt es keine Problemumgehung.
Um dieses Problem zu vermeiden, verwenden Sie die CSR-Optimierungsfunktion nicht im Modus Subclass 1.
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.2 behoben.