Artikel-ID: 000075625 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2019

Warum kann der INTEL FPGA IP Intel FPGA IP kern den Pre-Adder und das Eingaberegister nicht in den DSP-Block packen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • FIR II Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Software kann das Pre-Adder- und Eingaberegister des entschleunigenden INTEL FPGA IP kerns nicht in den DSP-Block gepackt werden, wenn die Bandbreite der Eingabedaten 19 Bit und 18 Bit beträgt. Es kann auch erhebliche Auswirkungen auf die Design-Timing-Leistung haben.

    Lösung

    Verwenden Sie eine Breite von 18 oder 20 Bit. Dieses Problem wird in einer zukünftigen Version der Quartus Prime Software behoben.

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